一、設計方案提出
隨着IC輸出開關速度的提高，不管信號週期如何，幾乎所有設計都遇到了信號完整性問題。即使過去你沒有遇到SI問題，但是隨着電路工作頻率的提高，今後一定會遇到信號完整性問題。
信號完整性問題主要指信號的過沖和阻尼振盪現象，它們主要是IC驅動幅度和跳變時間的函數。也就是説，即使佈線拓撲結構沒有變化，只要芯片速度變得足夠快，現有設計也將處於臨界狀態或者停止工作。我們用兩個實例來説明信號完整性設計是不可避免的。
實例之一：在通信領域，前沿的電信公司正為語音和數據交換生產高速電路板(高於500MHz)，此時成本並不特別重要，因而可以儘量採用多層板。這樣的電路板可以實現充分接地並容易構成電源迴路，也可以根據需要採用大量離散的端接器件，但是設計必須正確，不能處於臨界狀態。
SI和EMC專家在佈線之前要進行仿真和計算，然後，電路板設計就可以遵循一系列非常嚴格的設計規則，在有疑問的地方，可以增加端接器件，從而獲得儘可能多的SI安全裕量。電路板實際工作過程中，總會出現一些問題，為此，通過採用可控阻抗端接線，可以避免出現SI問題。簡而言之，超標準設計可以解決SI問題。
關於佈線、拓撲結構和端接方式，工程師通常可以從CPU製造商那裏獲得大量建議，然而，這些設計指南還有必要與製造過程結合起來。在很大程度上，電路板設計師的工作比電信設計師的工作要困難，因為增加阻抗控制和端接器件的空間很小。此時要充分研究並解決那些不完整的信號，同時確保產品的設計期限。
二、設計準則
1.電路板的層疊
某些項目組對PCB層數的確定有很大的自主權，而另外一些項目組卻沒有這種自主權，因此，瞭解你所處的位置很重要。與製造和成本分析工程師交流可以確定電路板的層疊誤差，這時還是發現電路板製造公差的良機。比如，如果你指定某一層是50Ω阻抗控制，製造商怎樣測量並確保這個數值呢？
其他的重要問題包括：預期的製造公差是多少？在電路板上預期的絕緣常數是多少？線寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預佈線階段使用。
根據上述數據，你就可以選擇層疊了。注意，幾乎每一個插入其他電路板或者背板的PCB都有厚度要求，而且多數電路板製造商對其可製造的不同類型的層有固定的厚度要求，這將會極大地約束最終層疊的數目。你可能很想與製造商緊密合作來定義層疊的數目。應該採用阻抗控制工具為不同層生成目標阻抗範圍，務必要考慮到製造商提供的製造允許誤差和鄰近佈線的影響。
在信號完整的理想情況下，所有高速節點應該佈線在阻抗控制內層(例如帶狀線)，但是實際上，工程師必須經常使用外層進行所有或者部分高速節點的佈線。要使SI最佳並保持電路板去耦，就應該儘可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據定義你可能會遇到SI問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。
2.串擾和阻抗控制
來自鄰近信號線的耦合將導致串擾並改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距(或者平行佈線長度)。比如，欲將時鐘到數據信號節點的串擾限制在100mV以內，卻要信號走線保持平行，你就可以通過計算或仿真，找到在任何給定佈線層上信號之間的最小允許間距。同時，如果設計中包含阻抗重要的節點(或者是時鐘或者專用高速內存架構)，你就必須將佈線放置在一層(或若干層)上以得到想要的阻抗。
3.重要的高速節點
延遲和時滯是時鐘佈線必須考慮的'關鍵因素。因為時序要求嚴格，這種節點通常必須採用端接器件才能達到最佳SI質量。要預先確定這些節點，同時將調節元器件放置和佈線所需要的時間加以計劃，以便調整信號完整性設計的指針。
4.預佈線階段
預佈線SI規劃的基本過程是首先定義輸入參數範圍(驅動幅度、阻抗、跟蹤速度)和可能的拓撲範圍(最小/最大長度、短線長度等)，然後運行每一個可能的仿真組合，分析時序和SI仿真結果，最後找到可以接受的數值範圍。
接着，將工作範圍解釋為PCB佈線的佈線約束條件。可以採用不同軟件工具執行這種類型的“清掃”準備工作，佈線程序能夠自動處理這類佈線約束條件。對多數用户而言，時序信息實際上比SI結果更為重要，互連仿真的結果可以改變佈線，從而調整信號通路的時序。
在其他應用中，這個過程可以用來確定與系統時序指針不兼容的引腳或者器件的佈局。此時，有可能完全確定需要手工佈線的節點或者不需要端接的節點。對於可編程器件和ASIC來説，此時還可以調整輸出驅動的選擇，以便改進SI設計或避免採用離散端接器件。
5.佈線後SI仿真
一般來説，SI設計指導規則很難保證實際佈線完成之後不出現SI或時序問題。即使設計是在指南的引導下進行，除非你能夠持續自動檢查設計，否則，根本無法保證設計完全遵守準則，因而難免出現問題。佈線後SI仿真檢查將允許有計劃地打破(或者改變)設計規則，但是這只是出於成本考慮或者嚴格的佈線要求下所做的必要工作。
現在，採用SI仿真引擎，完全可以仿真高速數字PCB(甚至是多板系統)，自動屏蔽SI問題並生成精確的“引腳到引腳”延遲參數。只要輸入信號足夠好，仿真結果也會一樣好。這使得器件模型和電路板製造參數的精確性成為決定仿真結果的關鍵因素。很多設計工程師將仿真“最小”和“最大”的設計角落，再採用相關的信息來解決問題並調整生產率。
6.模型的選擇
關於模型選擇的文章很多，進行靜態時序驗證的工程師們可能已經注意到，儘管從器件數據表可以獲得所有的數據，要建立一個模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數據卻很難獲得。本質上，SI模型數據唯一的可靠來源是IC供貨商，他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體，但是IBIS模型的建立及其品質的保證卻成本高昂，IC供貨商對此投資仍然需要市場需求的推動作用，而電路板製造商可能是唯一的需方市場。
三、技術的趨勢
設想系統中所有輸出都可以調整以匹配佈線阻抗或者接收電路的負載，這樣的系統測試方便，SI問題可以通過編程解決，或者按照IC特定的工藝分佈來調整電路板使SI達到要求，這樣就能使設計容差更大或者使硬件配置的範圍更寬。
目前，業界也在關注一種SI器件技術，其中許多技術包含設計好的端接裝置(比如LVDS)和自動可編程輸出強度控制和動態自動端接功能，採用這些技術的設計可以獲得優良的SI品質，但是，大多數技術與標準的CMOS或者TTL邏輯電路差別太大，與現有仿真模型的配合不大好。
因此，EDA公司也正加入到“輕輕鬆鬆設計”的競技場之中，人們為了在設計初期解決SI問題已經做了大量工作，將來，不必SI專家就能借助自動化工具解決SI問題。儘管目前技術還沒有發展到那個水平，但是人們正探索新的設計方法，從“SI和時序佈線”出發開始設計的技術仍在發展，預計未來幾年內將誕生新的設計技術。
